[发明专利]半导体器件及其制造方法有效
| 申请号： | 201711091337.8 | 申请日： | 2017-11-08 |
| 公开（公告）号： | CN108258047B | 公开（公告）日： | 2023-06-06 |
| 发明（设计）人： | 门岛胜;藤泽雅彦 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/331 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 陈伟;闫剑平 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种半导体器件及其制造方法，其课题在于提高半导体器件的可靠性。在半导体器件中，外延层(EPI2)的宽度比外延层(EPI1)的宽度大，与元件隔离部(STI)相接的外延层(EPI2)的端部的厚度比与元件隔离部(STI)相接的外延层(EPI1)的端部的厚度小，元件隔离部(STI)与插塞(PLG2)之间的最短距离(L2)比元件隔离部(STI)与插塞(PLG1)之间的最短距离(L1)大。 | ||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
【主权项】：
1.一种半导体器件，其具备：SOI衬底，其由支承衬底、形成在所述支承衬底上的埋入绝缘层、和形成在所述埋入绝缘层上的半导体层构成，且形成有元件隔离部，并具有第一有源区域、和通过所述元件隔离部而与所述第一有源区域分离的第二有源区域；第一外延层，其形成在所述第一有源区域的所述半导体层上；第二外延层，其形成在所述第二有源区域的所述半导体层上；第一插塞，其与所述第一外延层连接；和第二插塞，其与所述第二外延层连接，所述半导体器件的特征在于，第一方向上的所述第二有源区域的宽度比所述第一方向上的所述第一有源区域的宽度大，与所述元件隔离部相接的所述第二外延层的端部的厚度比与所述元件隔离部相接的所述第一外延层的端部的厚度小，所述元件隔离部与所述第二插塞之间的所述第一方向上的第二最短距离，比所述元件隔离部与所述第一插塞之间的所述第一方向上的第一最短距离大。
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