[发明专利]一种锁相环自校准电路

摘要

本发明公开了一种锁相环(简称PLL)自校准电路，包括：第一计数器对晶振(简称XTAL)输出时钟进行计数；第二计数器对压控振荡器(简称VCO)的分频时钟进行计数；二分查找电路输出预设频点对应的电感电容振荡器的开关电容控制字；查找表电路输出目标频点相对于中心频点的开关电容控制字差值；精调控制电路根据二分查找电路、查找表电路和模拟比较器输出得到目标频率对应的开关电容阵列控制字。本发明通过数字电路控制电感电容振荡器中开关电容阵列的容值，将频率调谐曲线从一条扩展成多条，通过保存中心频点开关电容阵列控制字以及目标频点和中心频点的开关电容阵列控制字差值，实现在频点切换时，仅进行精调就能完成锁相环的快速锁定。

主权项

一种锁相环自校准电路，包括第一计数器1、第二计数器2、二分查找电路3、查找表电路4、精调控制电路5、模拟比较器6和模拟比较器7，其特征在于：第一计数器1输入端和XTAL输出时钟相连，对XTAL输出时钟进行计数，计数周期为2N+1，其中N为正整数；该第一计数器1有三个输出信号，分别为输出信号state0，输出信号state1，输出信号state2；当所述第一计数器1的计数值为0时，输出信号state0为1，输出信号state1和state2为0；当所述第一计数器1的计数值为1时，输出信号state1为1，输出信号state0和state2为0；当所述第一计数器1的计数值大于1小于2N+1时，输出信号state2为1，输出信号state0和state1为0；第二计数器2输入端和VCO的输出信号pll_clk相连接，将pll_clk进行分频，该第二计数器2受第一计数器1的输出信号state1、state2控制，当state1为1时，该第二计数器2清零；当state2为1时，该第二计数器2对分频时钟进行累加计数；二分查找电路3输出粗调VCO开关电容阵列的控制字bcurve，该VCO开关电容阵列的控制字为M比特数据，其中M是正整数；控制字越大，对应的子带频点越低；该二分查找电路3受第一计数器1的输出信号state0控制，设置好频点后，从中间控制字开始粗调，当state0为1时，检测VCO输出信号频率相对于目标频率的高低,如果VCO输出信号频率高于目标频率，则会将频率调谐曲线设置为较低频率中心点；如果VCO输出信号频率低于目标频率，则将频率调谐曲线设置在较高频率中心点；依此类推，通过M次二分查找完成VCO开关电容阵列的控制字的生成；模拟比较器6对VCO的控制电压Vc和控制电压上限进行比较，如果Vc小于控制电压上限，该模拟比较器6的输出信号up为真，否则输出信号up为假；模拟比较器7对VCO的控制电压和控制电压下限进行比较，如果Vc大于控制电压下限，该模拟比较器7的输出信号down为真，否则输出信号down为假；查找表电路4，其输入是目标频点，输出是目标频点相对于中心频点的偏移量；精调控制电路4，其一个输入端与所述二分查找电路3输出bcurve相连接，一个输入端和查找表电路输出curve_delta相连接，此外还有两个输入端和两个模拟比较器的输出up和down相连接，输出PLL校准后的开关电容控制字final_curve。