[发明专利]一种基于DDR读数据同步方法及系统有效
| 申请号： | 201711138837.2 | 申请日： | 2017-11-16 |
| 公开（公告）号： | CN108038068B | 公开（公告）日： | 2020-12-18 |
| 发明（设计）人： | 王亮 | 申请（专利权）人： | 灿芯创智微电子技术（北京）有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G06F13/42 |
| 代理公司： | 北京天悦专利代理事务所(普通合伙) 11311 | 代理人： | 田明;于春洋 |
| 地址： | 100176 北京市大兴区北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于DDR读数据同步方法及系统，该方法以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，以采样时钟internal_clk作为DDR控制器内部采样时钟，在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。该方法及系统，可最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。 | ||
| 搜索关键词： | 一种 基于 ddr 读数 同步 方法 系统 | ||
【主权项】：
1.一种基于DDR读数据同步方法，包括以下步骤：以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，此为DDR外部输入时钟，以采样时钟internal_clk作为DDR控制器内部采样时钟，在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。
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