[发明专利]控制3D NAND闪存结构中沟道关键尺寸的方法有效
申请号: | 201711166878.2 | 申请日: | 2017-11-21 |
公开(公告)号: | CN107946311B | 公开(公告)日: | 2020-09-25 |
发明(设计)人: | 何佳;刘藩东;王鹏;张若芳;夏志良;霍宗亮 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/1157 | 分类号: | H01L27/1157;H01L27/11578;H01L21/02;H01L21/3065 |
代理公司: | 北京辰权知识产权代理有限公司 11619 | 代理人: | 刘广达 |
地址: | 430074 湖北省武汉市洪山区东*** | 国省代码: | 湖北;42 |
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摘要: | 本发明提供了一种3D NAND闪存结构的沟道刻蚀过程中控制3D NAND闪存结构的沟道关键尺寸的方法,通过在沟道刻蚀工艺前增加湿法清洗的工艺步骤,能够有效清除衬底背面形成的有害的氧化物绝缘材料;由于衬底背面形成的有害的绝缘材料被去除,从而有利于衬底一侧的电极集聚更多的负电荷,进而增强等离子源正负电极之间正、负电荷的吸引力,从而保证等离子源的垂直下行,以使得等离子刻蚀尽量各向异性的垂直于衬底表面向下刻蚀,避免其他方向的无益、甚至是有害刻蚀;基于等离子刻蚀各向异性刻蚀的强化,更便于控制沟道的关键尺寸(CD),从而有效保证了沟道关键尺寸的精度,进而提高了3D NAND闪存的整体性能。 | ||
搜索关键词: | 控制 nand 闪存 结构 沟道 关键 尺寸 方法 | ||
【主权项】:
一种3D NAND闪存结构的沟道刻蚀过程中控制沟道关键尺寸(CD)的方法,包括以下步骤:在衬底表面沉积衬底堆叠结构;为形成顶层选择栅切线进行光刻;为形成顶层选择栅切线进行刻蚀,以形成顶层选择栅切线沟槽;采用原子层沉积工艺对顶层选择栅切线沟槽进行氧化物填充;将原子层沉积工艺在衬底背面形成的氧化物材料去除;沉积沟道刻蚀用硬掩模层;为形成沟道进行光刻;为形成沟道进行刻蚀。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
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