[发明专利]具有集成电子熔丝的半导体装置及其形成方法有效

专利信息
申请号: 201711275244.0 申请日: 2017-12-06
公开(公告)号: CN108231666B 公开(公告)日: 2023-06-23
发明(设计)人: V·萨尔德赛;W·亨森;都米葛·费瑞尔·路毕;S·艾伦;艾瑞·阿尔特金 申请(专利权)人: 格芯(美国)集成电路科技有限公司
主分类号: H01L21/768 分类号: H01L21/768;H01L23/525
代理公司: 北京戈程知识产权代理有限公司 11314 代理人: 程伟;王锦阳
地址: 美国加利*** 国省代码: 暂无信息
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摘要: 发明涉及集成电子熔丝,其中,一种半导体装置包括位于互连结构上方并横向偏离该互连结构的金属薄膜例如eFUSE或精密电阻器。第一介电层设于该互连结构上方以及可选地于该金属薄膜下方,并用以在图案化该金属薄膜期间防止蚀刻该互连结构。穿过设于该金属薄膜上方及该互连上方的第二介电层建立至该金属薄膜及该互连的接触。
搜索关键词: 具有 集成 电子 半导体 装置 及其 形成 方法
【主权项】:
1.一种形成半导体装置的方法,包括:在互连结构的暴露表面上方形成第一介电层;横向偏离该互连结构形成图案化金属薄膜;在该图案化金属薄膜上方以及该互连结构上方的该第一介电层上方形成第二介电层;蚀刻第一过孔开口穿过该第二介电层,以暴露该图案化金属薄膜的顶部表面;蚀刻第二过孔开口穿过该第二介电层及该第一介电层,以暴露该互连结构的顶部表面;在该第一过孔开口中形成与该图案化金属薄膜电性接触的第一接触;以及在该第二过孔开口中形成与该互连结构电性接触的第二接触,其中,位于该图案化金属薄膜上方的该第二介电层的厚度及蚀刻速率与位于该互连结构上方的该第一介电层及该第二介电层的组合厚度及组合蚀刻速率相差小于25%。
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