[发明专利]一种高速互联接口的自动化检错机制在审
| 申请号： | 201711290174.6 | 申请日： | 2017-12-07 |
| 公开（公告）号： | CN107977519A | 公开（公告）日： | 2018-05-01 |
| 发明（设计）人： | 周玉龙;刘同强;刘刚;邹晓峰 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 济南舜源专利事务所有限公司37205 | 代理人： | 张亮 |
| 地址： | 450000 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明涉及一种高速互联接口的自动化检错方法，该方法中，上电后，检测高速互联接口是否互联成功，若不成功，则继续等待高速接口成功互联，若高速互联接口互联成功，设计模块将接收到的数据发送给接收统计模块，接收统计模块对其进行个数统计，同时，将发送的数据发送给发送统计模块，发送统计模块对其进行个数统计，若需要进行数据比对，则通过I2C接口告知设计模块需要进行数据比对，若回传模块接收到需要进行数据比对的命令，则回传模块将发送的数据个数跟接收的数据个数，经过数据选择模块的选择，通过高速接口模块发送到对端的FPGA中，回传模块接收完预设定的回传个数后，便对数据个数比对，给出比对结果，本发明在不需要更改原先的硬件设计的前提下，给出的一种高速互联接口的自动化检错机制，减少了人工的参与，加快了调试进程，大大缩短了FPGA原型验证周期及芯片研发周期。 | ||
| 搜索关键词： | 一种 高速 联接 自动化 检错 机制 | ||
【主权项】：
一种通过高速接口互联的系统，其特征在于：该系统包括了多个芯片，芯片内包括了高速接口，芯片间通过高速接口互联。
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