[发明专利]LDMOS器件有效
| 申请号： | 201711344090.6 | 申请日： | 2017-12-15 |
| 公开（公告）号： | CN109935633B | 公开（公告）日： | 2022-07-08 |
| 发明（设计）人： | 肖胜安 | 申请（专利权）人： | 深圳尚阳通科技有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/10 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 郭四华 |
| 地址： | 518057 广东省深圳市南山区高新*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种LDMOS器件，包括：N型重掺杂的半导体衬底和其表面的第二导电类型轻掺杂的第一外延层；形成于第一外延层中的第二导电类型掺杂的沟道区和第一导电类型掺杂的漂移区；由栅氧化层和多晶硅栅叠加形成的平面栅结构；第一导电类型重掺杂的源区形成于沟道区表面，第一导电类型重掺杂的漏区形成于漂移区的表面；在源区和半导体衬底之间形成由穿过沟道区和第一外延层的连接结构，连接结构使源区和底部的半导体衬底形成电连接；通过将半导体衬底设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻。本发明能降低器件的比导通电阻。 | ||
| 搜索关键词： | ldmos 器件 | ||
【主权项】：
1.一种LDMOS器件，其特征在于，包括：N型重掺杂的半导体衬底；在所述半导体衬底表面形成有第二导电类型轻掺杂的第一外延层；在所述第一外延层的选定区域中形成有第二导电类型掺杂的沟道区；在所述第一外延层的选定区域的表面形成有第一导电类型掺杂的漂移区；所述沟道区和所述漂移区之间相隔有间距；在所述沟道区的表面形成有由栅氧化层和多晶硅栅叠加形成的平面栅结构，所述栅氧化层和所述多晶硅栅还横向延伸到所述漂移区的表面上；第一导电类型重掺杂的源区形成于所述沟道区表面，所述源区和所述多晶硅栅的第一侧自对准；第一导电类型重掺杂的漏区形成于所述漂移区的表面，所述漏区和所述多晶硅栅第二侧具有间距；在所述源区和所述半导体衬底之间形成由穿过所述沟道区和所述第一外延层的连接结构，所述连接结构使所述源区和底部的所述半导体衬底形成电连接；通过将所述半导体衬底设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻。
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