[发明专利]基于训练序列的FPGA多通道串行数据动态对齐方法在审
| 申请号： | 201711392686.3 | 申请日： | 2017-12-21 |
| 公开（公告）号： | CN108155964A | 公开（公告）日： | 2018-06-12 |
| 发明（设计）人： | 钱芸生;唐小东;沈家炜;倪苏涵;周晓瑜;王逸伦;张雨程;刘桂鹏;李萍萍 | 申请（专利权）人： | 南京理工大学 |
| 主分类号： | H04J3/06 | 分类号： | H04J3/06 |
| 代理公司： | 南京理工大学专利中心 32203 | 代理人： | 薛云燕 |
| 地址： | 210094 江*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于训练序列的FPGA多通道串行数据动态对齐方法。该方法具体如下：将各通道高速串行数据进行串行转并行操作；检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；对输出的并行数据进行滑位操作，进行字对齐；将各通道输出的并行数据进行相同延时，进行通道对齐。该方法通过以训练字为基准，实现了对FPGA多通道高速串行数据的动态对齐，主要包括位对齐、字节对齐和通道对齐。采用上述动态对齐的方法，使得多通道高速数据接收更灵活，能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。 | ||
| 搜索关键词： | 动态对齐 多通道 对齐 高速串行数据 并行数据 串行数据 通道对齐 训练序列 外部环境变化 并行操作 传输系统 高速数据 可靠传输 可移植性 数据中心 通道时钟 通道输出 通道数据 物理状态 字节对齐 偏移量 时钟线 位操作 字对齐 锁存 延时 输出 检测 灵活 保证 | ||
【主权项】：
一种基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，包括以下步骤：步骤1、将各通道高速串行数据进行串行转并行操作；步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；步骤3、对输出的并行数据进行滑位操作，进行字对齐；步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。
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