[发明专利]一种基于FPGA的高速高精插补系统以及直线插补算法

摘要

本发明公开了一种基于FPGA的高速高精插补系统以及直线插补算法，属于工业控制领域；所述系统包括数据输入模块，以及与之相连的时钟计时模块和数据处理模块，时钟计时模块同时连接数据处理模块。所述直线插补算法首先数据输入模块计算各个坐标轴的起终点需要移动的位移量和方向，然后数据处理模块计算总插补次数及每个周期的插补速度。时钟计时模块在每个插补周期计算一次插补速度，并输出速度和方向脉冲。每产生一个脉冲信号，计时器内部的计数器自加一，直至达到插补次数结束插补计算。本发明系统采用并行结构，便于调试和修改，自主进行插补运算并输出，计算速度快；算法使用余数补偿的方法，整个插补过程达到无误差。

主权项

1.一种基于FPGA的高速高精插补系统，其特征在于，包括数据输入模块，时钟计时模块和数据处理模块；数据输入模块用于接收并处理坐标信号和控制信号；输入端口有：系统时钟信号输入clk端口，32位数据输入D端口，4位地址信号A端口，写使能信号nWE端口，复位信号nRESET端口；输出端口有：系统忙输出信号BUSY端口，插补完成输出信号OVER端口；数据输入模块的输出OVER端口通过线型变量分别连接时钟计时模块和数据处理模块的输入完成信号RDY端口，将数据输入的完成信息输送到时钟计时模块和数据处理模块，当接收到输入完成信息之后，时钟计时模块和数据处理模块开始工作；时钟计时模块的功能是在每个插补周期产生一个脉冲信号，并判断是否到达插补终点；输入端口有：数据输入完成信号RDY端口和系统时钟信号输入clk端口；时钟计时模块同时连接数据处理模块，将数据处理模块提供插补次数信号n给时钟计时模块；同时，时钟计时模块的输出端口：开始插补信号cal端口连接数据处理模块；数据处理模块的功能是在每个插补周期计算一次各坐标轴速度，并输出；输入端口有：数据输入完成信号RDY端口，系统时钟信号clk端口，开始插补信号cal端口和三个坐标轴输出分速度信号fx、fy、fz端口；经过数据处理模块得到每个坐标轴的插补速度，并输出该速度脉冲。