[实用新型]一种栅极驱动单元及行栅极扫描驱动器

摘要

本实用新型公开了一种栅极驱动单元及行栅极扫描驱动器，栅极驱动单元包括信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需单一负电源就可正常工作，不仅降低对外部电路设计的要求，简化电路结构，还有利于减小电路电平的摆幅，降低电路功耗，行栅极扫描驱动器包括电源与时序控制模块、奇数行栅极驱动阵列及偶数行栅极驱动阵列，多级栅极驱动单元串联并与相对应的驱动时序相连便构成行栅极扫描驱动器，在级联输出模块中利用电容耦合作用提高栅压，并且负压模块中负压衰减特性，有利于在高分辨率显示中的应用。

主权项

一种栅极驱动单元，其特征在于，由信号输入模块(11)、负压模块(13)、反相器模块(12)、级联输出模块(14)及扫描输出模块(15)构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；所述信号输入模块(11)由第四晶体管(M4)、第五晶体管(M5)及第七晶体管(M7)构成，第四晶体管(M4)和第五晶体管(M5)的栅极与信号输入口VIN相连，第四晶体管(M4)的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管(M5)的漏极及第七晶体管(M7)的源极相连，第五晶体管(M5)的源极作为信号输入模块的输出节点Q；第七晶体管(M7)作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；反相器模块(12)由第六晶体管(M6)及第八晶体管(M8)构成，第六晶体管(M6)的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管(M8)的栅极相连，并作为反相器模块的输出节点QB；第八晶体管(M8)的漏极与信号输入模块的输出节点Q相连，第八晶体管(M8)的源极与第一电源口VSS相连；负压模块(13)由第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)及第一存储电容(C1)构成；所述第一晶体管(M1)的漏极、第二晶体管(M2)的漏极及第一存储电容(C1)的一端均与输出节点QB连接，所述第一晶体管(M1)的栅极、第二晶体管(M2)的栅极、第一存储电容(C1)的另一端与信号输入口VIN相连，第一晶体管(M1)的源极与第三晶体管(M3)的漏极相连，第二晶体管(M2)的源极与第三晶体管(M3)的栅极相连，第三晶体管(M3)的源极与第一电源口VSS相连；级联输出模块(14)由第九晶体管(M9)、第十晶体管(M10)及第二存储电容(C2)构成，所述第九晶体管(M9)的漏极与第二时钟输入口CLK2相连，所述第九晶体管(M9)的栅极与第二存储电容(C2)的一端与输出节点Q相连，第九晶体管(M9)的源极、第十晶体管(M10)的漏极及第二存储电容(C2)的另一端均与第一输出口COUT相连；第十晶体管(M10)的栅极与反向器模块输出节点QB相连，第十晶体管(M10)的源极与第一电源口VSS相连；扫描输出模块(15)由第十一晶体管(M11)及第十二晶体管(M12)构成，所述第十一晶体管(M11)的漏极与第二时钟输入口CLK2相连，第十一晶体管(M11)的栅极与信号输入模块的输出节点Q相连，第十一晶体管(M11)的源极与第十二晶体管(M12)的漏极均与第二输出口OUT相连；第十二晶体管(M12)的栅极与反相器模块的输出节点QB相连，第十二晶体管(M12)的源极与第一电源口VSS相连。