[实用新型]一种显示模块驱动电路的分立时钟连线结构有效
| 申请号： | 201720940152.9 | 申请日： | 2017-07-31 |
| 公开（公告）号： | CN207302588U | 公开（公告）日： | 2018-05-01 |
| 发明（设计）人： | 詹光静;肖文玉;付鑫 | 申请（专利权）人： | 中山市宏晟祥光电照明科技有限公司 |
| 主分类号： | G09G3/32 | 分类号： | G09G3/32 |
| 代理公司： | 中山市铭洋专利商标事务所(普通合伙)44286 | 代理人： | 邹常友 |
| 地址： | 528437 广东省中*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型提出一种显示模块驱动电路的分立时钟连线结构，其特征在于，包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器，每组具有若干个并列的LED驱动器，所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连，各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接，且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。本实用新型通过多个总线收发器实现时钟电路的分立式设计，避免各时钟信号上的干扰或因时钟信号故障而导致后续电路失效的情形，而且总线收发器对时钟信号进行中继转发，能够克服时钟信号在传递过程中的衰弱问题，保障时钟信号的清晰、稳定。 | ||
| 搜索关键词： | 一种 显示 模块 驱动 电路 分立 时钟 连线 结构 | ||
【主权项】：
一种显示模块驱动电路的分立时钟连线结构，其特征在于：包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器，每组具有若干个并列的LED驱动器，所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连，各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接，且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。
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