[实用新型]控制存储芯片的测试系统

摘要

本实用新型公开了一种控制存储芯片的测试系统，包括：CPU与接口仿真加速器相连，用于将第一地址和第一数据预存在接口仿真加速器中；接口仿真加速器用于通过数据总线将第一地址和第一数据发送给存储接口控制模块；存储接口控制模块用于根据第一地址和第一数据，将第一数据写入存储芯片中与第一地址对应的存储单元内；接口仿真加速器还用于通过数据总线读取第一地址存储的数据，得到第二数据；CPU还用于判断第二数据和第一数据是否相同，若相同，则通过测试。本实用新型公开的技术方案通过结合硬件测试的速度与软件仿真测试的灵活可控，创造性的设计接口仿真加速器，通过此接口仿真加速器，完成对存储器接口控制模块的全面快速验证。 1

主权项

1.一种控制存储芯片的测试系统，其特征在于，包括：

集成电路芯片和存储芯片；

所述集成电路芯片包括CPU、接口仿真加速器和存储接口控制模块；

所述CPU与所述接口仿真加速器通过系统总线相连，用于通过所述系统总线将第一地址和第一数据预存在所述接口仿真加速器中；

所述接口仿真加速器与所述存储接口控制模块通过数据总线相连，用于通过所述数据总线将所述第一地址和所述第一数据发送给所述存储接口控制模块；

所述存储接口控制模块与所述存储芯片通过I/O接口相连，用于根据所述第一地址和所述第一数据，将所述第一数据写入所述存储芯片中与所述第一地址对应的存储单元内；

所述接口仿真加速器还用于通过所述数据总线读取所述第一地址存储的数据，得到第二数据，并将所述第二数据通过所述数据总线发送给所述接口仿真加速器；

所述CPU还用于从所述接口仿真加速器获取所述第二数据。

2.根据权利要求1所述的测试系统，其特征在于，

所述接口仿真加速器包括预存存储模块、寄存器配置单元、数据总线主机接口控制模块以及数据总线读取存储模块；

所述CPU与所述预存存储模块通过所述系统总线相连，所述CPU用于将所述第一数据预存在所述预存存储模块中；

所述寄存器配置单元与所述数据总线主机接口控制模块相连，用于根据接收到的写入所述第一数据的命令控制所述数据总线主机接口控制模块，将所述第一地址和所述第一数据发送给所述存储接口控制模块，所述数据总线主机接口控制模块通过所述数据总线与所述存储接口控制模块相连；

所述寄存器配置单元还用于根据接收到的读取所述第一地址存储的数据的命令控制所述数据总线主机接口控制模块，将所述第一地址发送给所述存储接口控制模块；

所述存储接口控制模块用于通过所述数据总线读取所述存储芯片所述第一地址对应的存储单元存储的数据，得到第二数据，并将所述第二数据存储在所述数据总线读取存储模块中；

所述CPU与所述数据总线读取存储模块通过所述系统总线相连，用于从所述数据总线读取存储模块中获取所述第二数据。

3.根据权利要求2所述的测试系统，其特征在于，

所述接口仿真加速器还用于通过指令总线读取所述第一地址存储的数据，得到第三数据，并将所述第三数据通过所述指令总线发送给所述接口仿真加速器；

所述CPU还用于从所述接口仿真加速器获取所述第三数据。

4.根据权利要求3所述的测试系统，其特征在于，

所述接口仿真加速器包括指令总线主机接口控制模块以及指令总线读取存储模块；

所述寄存器配置单元与所述指令总线主机接口控制模块相连，用于根据接收到的读取所述第一地址存储的数据命令控制所述指令总线主机接口控制模块将所述第一地址和读取所述存储芯片内所述第一地址对应的存储单元的指令发送给所述存储接口控制模块，所述存储接口控制模块与所述指令总线主机接口控制模块通过所述指令总线相连；

所述存储接口控制模块还用于通过所述指令总线读取所述存储芯片内所述第一地址对应的存储单元的内容，得到第三数据，并将所述第三数据存储在所述指令总线读取存储模块中，所述指令总线读取存储模块与所述存储接口控制模块相连；

所述CPU与所述指令总线读取存储模块通过所述系统总线相连，用于从所述指令总线读取存储模块中获取所述第三数据。

5.根据权利要求4所述的测试系统，其特征在于，

所述接口仿真加速器还包括数据总线写缓存模块、数据总线读取缓存模块、指令总线读取缓存模块和读写管理模块，所述读写管理模块与所述寄存器配置单元相连；

所述读写管理模块用于控制所述预存存储模块中将所述第一地址和所述第一数据发送给所述数据总线写缓存模块，所述数据总线写缓存模块与所述读写管理模块相连；

所述数据总线写缓存模块用于将所述第一数据发送给所述数据总线主机接口控制模块，所述数据总线写缓存模块与所述数据总线主机接口控制模块相连；

所述数据总线主机接口控制模块用于将所述第一数据发送给所述存储接口控制模块；

所述存储接口控制模块用于读取所述存储芯片所述第一地址对应的存储单元存储的数据，得到第二数据；

所述存储接口控制模块用于将所述第二数据发送给所述数据总线主机接口控制模块；

所述数据总线主机接口控制模块用于将接收到的所述第二数据发送给所述数据总线读取缓存模块，所述数据总线读取缓存模块与所述数据总线主机接口控制模块相连；

所述数据总线读缓存模块快速保存所述第二数据，等待所述读写管理模块读取，所述数据总线读取缓存模块与所述读写管理模块相连；

所述读写管理模块用于从所述数据总线读取缓存模块读取所述第二数据并按顺序存储在所述数据总线读取存储模块中，所述读写管理模块与所述数据总线读取存储模块相连；

所述存储接口控制模块用于读取所述存储芯片内所述第一地址对应的存储单元的内容，得到第三数据；

所述存储接口控制模块用于将所述第三数据发送给所述指令总线主机接口控制模块；

所述指令总线主机接口控制模块用于将接收到的所述第三数据发送给所述指令总线读缓存模块，所述指令总线读取缓存模块与所述指令总线主机接口控制模块相连；

所述指令总线读缓存模块用于快速保存所述第三数据，等待所述读写管理模块读取，所述读写管理模块与所述指令总线读取缓存模块相连；

所述读写管理模块用于从所述指令总线读取缓存模块读取所述第三数据并按顺序存储在所述指令总线读取存储模块中，所述指令总线读取存储模块与所述读写管理模块相连。