[实用新型]防止保持时间违例的电路有效
| 申请号： | 201721177654.7 | 申请日： | 2017-09-14 |
| 公开（公告）号： | CN207249670U | 公开（公告）日： | 2018-04-17 |
| 发明（设计）人： | I·K·噶奴索夫;B·S·德夫林;H·弗赖塞 | 申请（专利权）人： | 赛灵思公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京市君合律师事务所11517 | 代理人： | 毛健,顾云峰 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开的各实施例的方面涉及用于防止时钟同步电路中的保持时间违例的电路。在示例性实施例中，电路至少包括连接在从第一触发器到第二触发器的信号路径中的第一触发器、第二触发器和电平敏感锁存器。第一触发器的时钟节点被连接以接收第一时钟信号，并且第二触发器的时钟节点被连接以接收第二时钟信号。从第一触发器通过电平敏感锁存器到第二触发器的传播延迟小于第一时钟与第二时钟之间的偏移，从而导致保持时间违例。电平敏感锁存器控制电路被配置为通过向一个电平敏感锁存电路的时钟节点提供脉冲时钟信号来防止保持时间违例。 | ||
| 搜索关键词： | 防止 保持 时间 违例 电路 | ||
【主权项】：
一种电路，其特征在于，所述电路包括：一组触发器，其至少包括被配置为接收第一时钟信号的第一触发器和被配置为接收第二时钟信号的第二触发器；电平敏感锁存器，其被连接在从第一触发器的输出到第二触发器的输入的第一信号路径中；和电平敏感锁存器控制电路，其被配置为向所述电平敏感锁存器的时钟节点提供相移脉冲时钟信号，并且防止保持时间违例，所述保持时间违例是由于从所述第一触发器通过所述电平敏感锁存器到所述第二触发器的延迟小于所述第一时钟信号与所述第二时钟信号之间的偏移而造成的。
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