[实用新型]一种基于C单元和传输门的抗辐射锁存器电路

摘要

本实用新型公开了一种基于C单元和传输门的抗辐射锁存器电路，该抗辐射锁存器电路是由时钟产生电路、D输入滤波电路、多路锁存电路、C单元电路和表决电路组成；所述C单元电路有三路相同电路组成；外部的时钟信号CK经时钟产生电路生成时钟信号和外部数据信号D经D输入滤波电路生成数据信号经多路锁存电路和C单元电路后，输出的数据信号经表决电路输出整个触发器的输出信号Q。本实用新型的技术方案采用多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。

主权项

一种基于C单元和传输门的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路有三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；所述多路锁存电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9 、PM10、PM11、PM12和12个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、 NM10 、NM11、NM12以及三个传输门TM1、TM2、TM3组成；所述PM7、PM8、NM7、NM8和PM9 、PM10、NM9、 NM10以及 PM11、PM12、NM11、NM12分别组成三个C单元；所述PM7、PM8、NM7、NM8组成的C单元中，PM7的栅级与时钟产生电路生成的同相时钟信号bclk1的信号输出端连接，PM7的漏极与PM8的源极相接，所述PM8的栅极与NM7的栅级相连，并与D输入滤波电路的数据信号D1的信号输出端连接；所述PM8的漏极分别与NM7的漏极相连，所述NM8的栅极与时钟产生电路生成的反相时钟信号nclk1的信号输出端连接，NM8的漏极与NM7的源极连接， NM8的源极接地；所述PM9、PM10、NM9、NM10组成的C单元中，PM9的栅级与时钟产生电路生成的同相时钟信号bclk2的信号输出端连接，PM9的漏极与PM10的源极相接，所述PM10的栅极与NM9的栅级相连，并与D输入滤波电路的数据信号D2的信号输出端连接；所述PM10的漏极分别与NM9的漏极相连，所述NM10的栅极与时钟产生电路生成的反相时钟信号nclk2的信号输出端连接，NM10的漏极与NM9的源极连接， NM10的源极接地；所述PM11、PM12、NM11、NM12组成的C单元中，PM11的栅级与时钟产生电路生成的同相时钟信号bclk3的信号输出端连接，PM11的漏极与PM12的源极相接，所述PM12的栅极与NM11的栅级相连，并与D输入滤波电路的数据信号D3的信号输出端连接；所述PM12的漏极分别与NM11的漏极相连，所述NM12的栅极与时钟产生电路生成的反相时钟信号nclk3的信号输出端连接，NM12的漏极与NM11的源极连接， NM12的源极接地；所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口分别与PM1和NM1的漏级相连，右侧双向数据端口分别与PM8的漏级和PM2的栅级相连；所述传输门TM2的左侧双向数据端口分别与PM3和NM3的漏级相连，右侧双向数据端口分别与PM10的漏级和PM4的栅级相连；所述传输门TM3的左侧双向数据端口分别与PM5和NM5的漏级相连，右侧双向数据端口分别与PM12的漏级和PM6的栅级相连；所述PM7、PM8、NM7、NM8和PM9 、PM10、NM9、 NM10以及 PM11、PM12、NM11、NM12分别组成三个C单元中，分别由时钟产生电路输出的三组时钟信号nclk1,bclk1、nclk2,bclk2和nclk3,bclk3控制，当时钟信号有效，即nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时， 多路锁存电路中的锁存信号保持不变并反相传递到T1、T2和T3三个节点输入到三个C单元电路中；所述PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM1的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信号T1；所述PM4的栅极与传输门TM2的右侧双向数据端口相连，PM4的源极外接电源，漏极分别与NM3的栅极和NM4的漏极相接；所述PM5的栅极与PM4和NM4的漏极以及NM3的栅极相连，PM5的源极外接电源，漏极与NM5的漏极相接，PM4和NM4的漏极输出数据信号T2；所述PM6的栅极与传输门TM6的右侧双向数据端口相连，PM6的源极外接电源，漏极分别与NM5的栅极和NM6的漏极相接；所述NM1、NM2、NM3、NM4、NM5、NM5的源极均接地。