[实用新型]带有非易失性存储器的处理器芯片仿真器有效
| 申请号： | 201721237519.7 | 申请日： | 2017-09-26 |
| 公开（公告）号： | CN207281743U | 公开（公告）日： | 2018-04-27 |
| 发明（设计）人： | 许国泰;陈兵;周伟;余景原;张靖韬;王子玮 | 申请（专利权）人： | 上海市信息网络有限公司 |
| 主分类号： | G06F9/455 | 分类号： | G06F9/455;G06F11/26;G06F12/02 |
| 代理公司： | 上海浦一知识产权代理有限公司31211 | 代理人： | 戴广志 |
| 地址： | 200081 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本实用新型公开了一种带有非易失性存储器的处理器芯片仿真器，包括监控模块和仿真芯片；所述仿真芯片内包括处理器核、控制逻辑模块和SRAM存储器；所述监控模块通过调试通道与用户电脑相连接；所述SRAM存储器通过第二标准数据/地址总线与控制逻辑模块相连接，通过第一标准数据/地址总线与处理器核相连接；所述监控模块通过写入通道与控制逻辑模块相连接，通过指令插入通道与处理器核相连接。本实用新型在保证仿真器功能、性能一致性的同时，简化了系统的实现和使用方式。 | ||
| 搜索关键词： | 带有 非易失性存储器 处理器 芯片 仿真器 | ||
【主权项】：
一种带有非易失性存储器的处理器芯片仿真器，其特征在于，包括：监控模块和仿真芯片；所述仿真芯片内包括：处理器核、控制逻辑模块和SRAM存储器；所述监控模块通过调试通道与用户电脑相连接；所述SRAM存储器通过第二标准数据/地址总线与控制逻辑模块相连接，通过第一标准数据/地址总线与处理器核相连接；所述监控模块通过写入通道与控制逻辑模块相连接，通过指令插入通道与处理器核相连接。
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