[实用新型]一种智能型高精度模拟信号采样系统

摘要

本实用新型公开了一种智能型高精度模拟信号采样系统，采样系统包括多个ADC模块、FPGA芯片、信号调理模块、数据缓存模块；ADC模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；FPGA芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个ADC芯片；FPGA芯片内置时钟发生模块，生成多个采样时钟，每个采样时钟输出管脚均分别与一个ADC模块的时钟输入管脚相连接。本实用新型在不改变ADC型号的前提下，实现了ADC采样率的倍增。本实用新型结构简单，使用方便，成本低廉。

主权项

1.一种智能型高精度模拟信号采样系统，其特征在于，系统中包括采样终端和上位机；所述采样终端包括N个ADC模块、FPGA芯片、信号调理模块、数据缓存模块，所述N个ADC模块中的N>1；所述ADC模块的参考电压输入管脚均连接同一个电压参考模块的输出端；所述ADC模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；所述信号调理模块输入端通过相互串联的电阻R1、R2连接运算放大器U1A的同相输入端，电阻R2两端分别通过电容C1和电容C2连接参考地；运算放大器U1A的反相输入端通过电阻R3连接参考地，还通过电阻R4连接电源VCC；运算放大器U1A的输出端连接运算放大器U1B的同相输入端，运算放大器U1B的输出端作为信号调理模块的输出端，并与U1B的反相输入端相连；所述FPGA芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个ADC芯片；FPGA芯片外接有源晶振作为参考时钟，FPGA芯片内置时钟发生模块，所述时钟发生模块生成N个采样时钟；每个采样时钟的周期T均相同，相位依次相差T/N，FPGA芯片的每个采样时钟输出管脚均分别与一个ADC模块的时钟输入管脚相连接；FPGA芯片通过全双工数字接口访问数据缓存模块，并在缓存模块中划分出N个大小相同且地址不重叠的数据缓存区；FPGA芯片还对外引出N个数据输入通道，分别连接各个ADC模块的数字输出端，每个数据输入通道对应一个数据缓存区。