[实用新型]高速数据录取存储系统

摘要

本实用新型的高速数据录取存储系统，包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路，有效的解决了目前采用总线技术、并行冗余结构，来保证高速数据存储的效率、可靠性带来的难掌握、昂贵，不利于推广应用的问题。本实用新型结构简单，依据现有的存储器，通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差流入运算放大器AR2与最佳速率差对应的电压值进行减法运算，输出两级差值电压分别进行主存储器存储和主存储器、备用存储器并行存储的调控来保证高速数据存储的效率、可靠性。

主权项

1.高速数据录取存储系统，包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，其特征在于，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路；所述存储器调控电路包括稳压管Z1，稳压管Z1的负极连接速率差与阈值比较电路的输出端，稳压管Z1的正极分别连接电阻R8的一端、电容C3的一端，电阻R8的另一端和电容C3的另一端连接三极管Q1的基极，三极管Q1的集电极连接电源+4.5V，三极管Q1的发射极分别连接继电器K1线圈一端、晶闸管VTL1的阳极、稳压管Z2的负极，继电器K1线圈另一端连接地，晶闸管VTL1的控制极分别连接稳压管Z2的正极、接地电阻R9的一端、接地电容C4的一端，晶闸管VTL1的阴极连接三极管Q2的基极，三极管Q2的集电极连接电源+5V，三极管Q2的发射极连接继电器K2线圈一端，继电器K1线圈另一端和继电器K2线圈另一端均连接地，继电器K1公共端、继电器K2公共端、电解电容E1的正极、电解电容E2的正极均连接电源+5V，电解电容E1的负极分别连接继电器K1的常开触点、接地电阻R10的一端、主存储器H3的引脚2，主存储器H3的引脚1连接电源+5V，主存储器H3的引脚3连接地，电解电容E2的负极分别连接继电器K2的常开触点、接地电阻R11的一端、备用存储器H4的引脚2，备用存储器H4的引脚1连接电源+5V，备用存储器H4的引脚3连接地。