[发明专利]三维集成层叠电路制造用片及三维集成层叠电路的制造方法有效
| 申请号： | 201780004485.3 | 申请日： | 2017-02-13 |
| 公开（公告）号： | CN108475670B | 公开（公告）日： | 2022-05-03 |
| 发明（设计）人： | 根津裕介;杉野贵志 | 申请（专利权）人： | 琳得科株式会社 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;C09J11/04;C09J11/08;C09J201/00;H01L25/07;H01L25/18 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 张晶;谢顺星 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： |
本发明提供一种三维集成层叠电路制造用片1，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，所述三维集成层叠电路制造用片1至少具备固化性的粘合剂层13，构成粘合剂层13的材料固化前的在90℃下的熔融粘度为1.0×10 |
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| 搜索关键词： | 三维 集成 层叠 电路 制造 方法 | ||
【主权项】：
1.一种三维集成层叠电路制造用片，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，其特征在于，所述三维集成层叠电路制造用片至少具备固化性的粘合剂层，构成所述粘合剂层的材料固化前的在90℃下的熔融粘度为1.0×100～5.0×105Pa·s，且其固化物在0～130℃下的平均线膨胀系数为45ppm以下。
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