[发明专利]基于重新定时的时钟生成和残余边带(RSB)增强电路有效
| 申请号： | 201780056118.8 | 申请日： | 2017-09-13 |
| 公开（公告）号： | CN109690950B | 公开（公告）日： | 2023-06-16 |
| 发明（设计）人： | A·保尔;庄敬承;陈新华;R·斯里达拉 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03K5/156 | 分类号： | H03K5/156;H03K21/02 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开的特定方面总体涉及用于生成时钟信号的方法和装置。例如，本公开的特定方面提供了一种时钟生成电路。时钟生成电路可以包括与第二晶体管(404)级联连接的第一晶体管(402)，其中电路的输入时钟(Clk_in)节点耦合到第一和第二晶体管的栅极。时钟生成电路还可以包括分频器电路(406)，其具有耦合到输入时钟节点的输入，其中分频器电路的输出(Div_out)耦合到第二晶体管的源极，并且其中电路的输出节点(Clk_out)耦合到第一和第二晶体管的漏极。 | ||
| 搜索关键词： | 基于 重新 定时 时钟 生成 残余 边带 rsb 增强 电路 | ||
【主权项】：
1.一种时钟生成电路，包括：第一晶体管，耦合到第二晶体管，其中所述电路的输入时钟节点耦合到所述第一晶体管和所述第二晶体管的栅极；以及分频器电路，具有耦合到所述输入时钟节点的输入，其中所述分频器电路的输出耦合到所述第二晶体管的源极，并且其中所述时钟生成电路的输出节点耦合到所述第一晶体管和所述第二晶体管的漏极。
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