[发明专利]用于加载多个数据元素的处理器、方法、系统和指令有效
申请号: | 201780058647.1 | 申请日: | 2017-08-30 |
公开(公告)号: | CN109791487B | 公开(公告)日: | 2023-10-20 |
发明(设计)人: | W·C·哈森普劳伽;C·J·纽本;小西蒙·C·史迪力;S·S·苏里 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F9/30 | 分类号: | G06F9/30;G06F12/1027 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 李炜;黄嵩泉 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | 一个方面的处理器包括多个紧缩数据寄存器和用于对指令解码的解码单元。该指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器。源紧缩存储器地址信息包括多个存储器地址信息数据元素。执行单元与解码单元和多个紧缩数据寄存器耦合,该执行单元响应于指令而用于:从各自都与多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素;以及将被加载的多个数据元素存储在目的地存储位置中。该目的地存储位置不包括多个紧缩数据寄存器中的寄存器。 | ||
搜索关键词: | 用于 加载 数据 元素 处理器 方法 系统 指令 | ||
【主权项】:
1.一种处理器,包括:多个紧缩数据寄存器;解码单元,用于对指令解码,所述指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器,所述源紧缩存储器地址信息包括多个存储器地址信息数据元素;以及执行单元,与所述解码单元和所述多个紧缩数据寄存器耦合,所述执行单元响应于所述指令而用于:从各自都与所述多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素;以及将被加载的所述多个数据元素存储在目的地存储位置中,其中,所述目的地存储位置不包括所述多个紧缩数据寄存器中的寄存器。
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