[发明专利]集成的直接电介质和金属沉积在审
| 申请号： | 201780064178.4 | 申请日： | 2017-09-29 |
| 公开（公告）号： | CN109906498A | 公开（公告）日： | 2019-06-18 |
| 发明（设计）人： | 威廉·T·李;巴特·J·范施拉芬迪克;大卫·查尔斯·史密斯;迈克尔·达内克;帕特里克·A·范克利蒙布特;拉梅什·钱德拉塞卡拉 | 申请（专利权）人： | 朗姆研究公司 |
| 主分类号： | H01L21/02 | 分类号： | H01L21/02;H01L21/67 |
| 代理公司： | 上海胜康律师事务所 31263 | 代理人： | 李献忠;张华 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 在直接沉积具有很多层的OMOM叠层时，在单个工具中，甚至在单个工艺室中，高效集成顺序沉积电介质和导体的交替层，例如氧化物/金属或金属氮化物，例如SiO2/TiN的交替层提高了产量而不影响质量。可以实现在相同处理工具或室中至少20个导体/电介质膜对的叠层的导体和电介质膜沉积，而不破坏膜沉积之间的真空，使得导体和电介质膜沉积之间没有实质的交叉污染。 | ||
| 搜索关键词： | 导体 电介质膜 电介质 交替层 叠层 沉积 金属氮化物 处理工具 高效集成 交叉污染 金属沉积 顺序沉积 直接沉积 工艺室 膜沉积 氧化物 金属 | ||
【主权项】：
1.一种在图案化的半导体衬底上形成膜叠层的方法，该方法包括：沉积导电膜；以及沉积电介质膜；使得所述导电膜沉积和所述电介质膜沉积导致在图案化的半导体衬底上形成导体/电介质膜对；以及重复所述导电膜和所述电介质膜的沉积以形成膜叠层，该膜叠层包括至少20对导体膜和电介质膜的交替层；其中所述导电膜沉积和所述电介质膜沉积在相同处理工具或室中进行，而不破坏所述膜沉积之间的真空；并且其中在所述导电膜沉积和所述电介质膜沉积之间没有实质的交叉污染。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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