[发明专利]将并发程序转换为可部署在基于FPGA的云基础设施上的硬件的综合路径在审
| 申请号： | 201780078879.3 | 申请日： | 2017-11-01 |
| 公开（公告）号： | CN110088737A | 公开（公告）日： | 2019-08-02 |
| 发明（设计）人： | 麦迪·杰洛达里·马马甘尼;罗伯特·詹姆斯·泰勒 | 申请（专利权）人： | 重构.IO有限公司 |
| 主分类号： | G06F11/36 | 分类号： | G06F11/36;G06F17/50 |
| 代理公司： | 广州华进联合专利商标代理有限公司 44224 | 代理人： | 何冲;黄隶凡 |
| 地址： | 英国*** | 国省代码： | 英国;GB |
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| 摘要： | 利用FPGA来加速可以通过转换并发程序来执行。一种示例性操作模式可以通过以下方式从软件级的并发异步程序创建一个或多个同步硬件加速器：获得作为软件指令的输入，该软件指令通过在并发进程之间通过通道执行的消息交换的通信顺序进程(CSP)的模型来描述并发行为；在计算设备上，将每个并发进程映射到包括会合、分叉、合并、转向、变量和仲裁器中的至少一个的同步数据流基元；产生用于上载到一个或多个现场可编程门阵列(FPGA)设备的钟控数字逻辑描述；通过重定时，执行用于吞吐量、时钟频率和资源使用的输出设计的基元重映射；以及创建用于调试FPGA设备的并发代码的输入软件描述的注释图。 | ||
| 搜索关键词： | 并发 软件指令 基元 现场可编程门阵列 同步数据流 操作模式 程序转换 基础设施 计算设备 时钟频率 输入软件 数字逻辑 通信顺序 同步硬件 消息交换 异步程序 资源使用 综合路径 进程 加速器 重定时 重映射 仲裁器 分叉 映射 钟控 吞吐量 创建 会合 调试 输出 合并 转换 部署 | ||
【主权项】：
1.一种配置为从并发异步程序创建同步硬件加速器的装置，所述装置包括：处理器，配置为：获得输入，所述输入通过在并发进程之间通过通道执行的消息交换的通信顺序进程(CSP)的模型来描述并发行为；将每个并发进程映射到同步数据流基元，所述同步数据流基元包括会合、分叉、合并、转向、变量和仲裁器中的至少一个；产生用于上载到一个或多个现场可编程门阵列(FPGA)设备的钟控数字逻辑描述；通过重定时，执行用于吞吐量、时钟频率和资源使用的输出设计的基元重映射；以及创建用于调试FPGA设备的并发代码的输入软件描述的注释图。
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