[发明专利]数字时钟生成和变化控制电路装置有效
| 申请号： | 201780083730.4 | 申请日： | 2017-11-28 |
| 公开（公告）号： | CN110199478B | 公开（公告）日： | 2023-05-23 |
| 发明（设计）人： | F·诺沙迪;J·布鲁斯 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03K5/00 | 分类号： | H03K5/00;G06F1/10 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张昊 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 在特定方面中，一种数字电路包括延迟线以生成输入时钟的多个延迟版本。数字电路还包括：选择电路装置，基于时钟选择信号提供输入时钟的多个延迟版本中的所选一个延迟版本；以及反馈电路装置，基于输入时钟的多个延迟版本中的所选一个延迟版本以及基于输入时钟生成时钟选择信号。时钟选择信号进一步用于选择和生成其他时钟和/或用于变化控制。 | ||
| 搜索关键词： | 数字 时钟 生成 变化 控制电路 装置 | ||
【主权项】：
1.一种数字电路，包括：第一延迟线，被配置为接收输入时钟，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；第一选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第一集合，并且基于时钟选择信号提供所述输入时钟的所述多个延迟版本中的第一选择延迟版本；以及反馈电路装置，被配置为基于所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本以及基于所述输入时钟生成所述时钟选择信号。
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