[发明专利]数字运算处理电路在审
| 申请号： | 201780086343.6 | 申请日： | 2017-02-22 |
| 公开（公告）号： | CN110291500A | 公开（公告）日： | 2019-09-27 |
| 发明（设计）人： | 高山直久;和田平;田岛贤一 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G06F7/523 | 分类号： | G06F7/523 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 孙明浩;崔成哲 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 判别部(3)判定向第1运算部(5)和第2运算部(6)输入的数据是否为正的特定的值以上或负的特定的值以下。在是的情况下进行基于第1运算部(5)的运算。第1运算部(5)具有：数据移位器(501)，其对输入数据向下位侧进行设定的比特的量的比特移位，使比特宽度减小比特移位的量；乘法器(502)，其将数据移位后的数据彼此相乘；累积加法部(505)，其对相乘结果的数据进行累积相加；以及数据反向移位器(506)，其对累积加法部(505)的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，使比特宽度增加比特移位的量。 | ||
| 搜索关键词： | 比特移位 运算部 加法部 相乘 反向移位器 数据移位器 处理电路 宽度减小 宽度增加 输出数据 数据移位 数字运算 相乘结果 乘法器 相加 运算 判定 | ||
【主权项】：
1.一种数字运算处理电路，其特征在于，该数字运算处理电路具有：第1运算部和第2运算部，它们将按照时间序列输入的数据彼此相乘，并对该相乘的结果进行累积相加；判别部，其判定向所述第1运算部和所述第2运算部输入的数据是否为正的特定的值以上或负的特定的值以下；控制部，其进行控制，以使得在所述判别部的判定结果为是正的特定的值以上或负的特定的值以下的情况下，进行基于所述第1运算部的运算，在除此之外的情况下，进行基于所述第2运算部的运算；以及综合运算部，其对第1运算部的运算结果和第2运算部的运算结果进行相加运算，将相加运算的结果作为输出数据，所述第1运算部具有：数据移位器，其将输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小该比特移位的量，乘法器，其将来自该数据移位器的输出数据彼此相乘；累积加法部，其对该乘法器的输出数据进行累积相加；以及数据反向移位器，其将所述累积加法部的输出数据向上位侧进行向所述下位侧进行的比特移位的量的比特移位，并且使比特宽度增加该比特移位的量。
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