[发明专利]SRAM建立保持时间测试电路有效
| 申请号： | 201810027540.7 | 申请日： | 2018-01-11 |
| 公开（公告）号： | CN110033819B | 公开（公告）日： | 2021-03-09 |
| 发明（设计）人： | 张静;方伟 | 申请（专利权）人： | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
| 主分类号： | G11C29/56 | 分类号： | G11C29/56 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 吴敏 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | 一种SRAM建立保持时间测试电路，包括：数据信号延迟电路，与多路多相选择器的数据信号输入端耦接，适于对输入的数据信号进行延迟处理；时钟信号延迟电路，与所述多路多相选择器的时钟信号输入端耦接，适于对输入的时钟信号进行延迟处理；多路多相选择器，与SRAM耦接，适于对输入的数据信号和时钟信号进行多路多相处理，得到不同路径以及不同相位的数据信号和时钟信号并经由所述数据信号和时钟信号输出端输出至所述SRAM。上述方案能够精确地获取SRAM建立保持时间。 | ||
| 搜索关键词： | sram 建立 保持 时间 测试 电路 | ||
【主权项】：
1.一种SRAM建立保持时间测试电路，其特征在于，包括：数据信号延迟电路，与多路多相选择器的数据信号输入端耦接，适于对输入的数据信号进行延迟处理；时钟信号延迟电路，与所述多路多相选择器的时钟信号输入端耦接，适于对输入的时钟信号进行延迟处理；多路多相选择器，与SRAM耦接，适于对输入的数据信号进行多路多相处理，得到不同路径以及不同相位的数据信号并输出至所述SRAM。
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