[发明专利]一种三维片上系统电路绑定中测试的优化方法和装置

摘要

本发明提供一种三维片上系统电路绑定中测试的优化方法和装置，通过对待绑定中测试阶段的测试组中的硬核以测试时长的升序排序，确定一个第一数量，使在对该第一数量的硬核进行测试时，保证测试组中的所有硅通孔均能够被测试到，然后按升序排序的顺序从该第一数量的硬核开始，逐一增加硬核，并组成检验集合，计算每一检验集合对应的测试成本，确定最低测试成本，以最低测试成本对应的检验集合中的硬核作为测试组中在绑定中测试阶段进行测试的硬核；本发明单独针对绑定中测试阶段进行优化，并在优化过程中充分考虑了三维片上系统电路的测试时长，以最小化测试时长为前提确定测试组中在绑定中测试阶段进行测试的硬核，达到了降低测试成本的目的。

主权项

1.一种三维片上系统电路绑定中测试的优化方法，其特征在于，包括：对于在绑定中测试阶段待测试层中的任一测试组，将所述任一测试组作为目标测试组，确定所述目标测试组中的硬核和硅通孔；将所述目标测试组中的硬核按测试时长的升序排序后形成的集合作为升序排序集合；根据所述升序排序集合确定最小硬核集合中硬核的第一数量，所述最小硬核集合为对所述最小硬核集合中的硬核进行测试时，测试通路可通过所述目标测试组中的所有硅通孔；获取每一检验集合对应的测试成本，其中，每一检验集合为所述升序排序集合中前第二数量的硬核组成的集合，第二数量从所述第一数量开始取值，直至逐一取值到第一总数量，所述第一总数量为所述目标测试组中的硅通孔的总数量，每一检验集合对应的测试成本为对每一检验集合中的硬核进行测试的成本；确定最低测试成本，将所述最低测试成本对应的检验集合中的硬核确定为所述目标测试组在绑定中测试阶段进行测试的硬核。