[发明专利]一种可配置多码长、多码率的LDPC译码器

摘要

一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，该译码器包括三层结构，顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；校验层模块包括校验核心单元，校验和计算单元。该译码器可实现对多种码长、多种码率进行灵活配置，并且能够提高译码器的吞吐率，适用于完成对多种码长、多种码率的低密度奇偶校验码LDPC的译码工作。

主权项

1.一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵；通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现码长的配置；所述核心译码单元，采用部分并行结构，用于完成低密度奇偶校验码LDPC译码器的初始化、迭代译码、校验工作；所述变量信息处理单元VPU，用于更新变量节点的变量信息，变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各列权重为基准，选取相应的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大列数为基准，选取变量信息处理单元VPU的总数；所述校验信息处理单元CPU，用于更新校验节点的校验信息，校验信息处理单元CPU共有15种输入端口数量的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各行权重为基准，选取相应的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大行数为基准，选取校验信息处理单元CPU的总数量；所述迭代信息存储单元，包括迭代信息存储器和偏移地址生成器，所述偏移地址生成器用于产生迭代信息存储器的读写地址，偏移地址生成器利用宏定义单元输出的校验基矩阵元素的位置信息，按照逆序写入，顺序读出的方式产生迭代信息存储器的读写地址。