[发明专利]一种低延迟写优先级译码电路

摘要

为了消除具有2个以上写端口的写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有2个以上的写字线输入信号以及2个以上带优先级的写字线输出信号；所有的写字线输入信号、写字线输出信号都是高有效；给定写字线输入信号由高到低的优先级顺序，每个写字线输入信号均对应一个写端口，当2个以上写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。本发明实现了按给定写优先级顺序对写操作进行排序，译码器的输出最多只有一个信号为1，消除了写冲突。同时，该译码电路具有延迟低和面积省的优点。

主权项

1.一种低延迟写优先级译码电路，其特征在于：该译码电路有2个写字线输入信号，分别为w0、w1；该译码电路有2个带优先级的写字线输出信号，分别为w0_wl、w1_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0>w1，每个写字线输入信号均对应一个写端口，当2个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽；1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级；2)写字线输入信号w0经过第一反相器产生w0_bar信号；w0_bar信号、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl；当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl；写字线输出信号w1_wl的逻辑级数为3级。