[发明专利]双缓冲数据驱动邻接互连接口电路

摘要

双缓冲数据驱动邻接互连接口电路主要适用于可重构阵列处理器结构中相邻处理元之间的数据传递，属于集成电路设计技术领域。目的在于通过双缓冲策略一方面实现数据的乒乓存储，另一方面截断数据驱动接口内部过长的组合反馈链，以此提高电路工作频率、降低数据传递延迟。本设计由2个数据寄存器、2个有效信号寄存器、1个有效信号选择器、1个数据选择器、1个输入选择寄存器、1个输出选择寄存器、1个应答信号寄存器和一些辅助电路构成，利用双缓冲数据缓存结构有效截断了数据驱动邻接互连接口电路中过长的组合反馈链，提高电路工作频率的同时实现了相邻处理元间数据的近乎零延迟访问。

主权项

1.双缓冲数据驱动邻接互连接口电路，其特征在于：包括2个数据寄存器、2个有效信号寄存器、1个有效信号选择器、1个数据选择器、1个输入选择寄存器、1个输出选择寄存器和1个应答信号寄存器；1个数据寄存器和1个有效信号寄存器构成一个缓冲区,其中缓冲区1的数据寄存器输出信号为InDatR1，输入信号D为来自外部输入的数据InDat，输入信号EN来自于输出选择寄存器的输出信号flag_o取“反”后与输入信号ready_i进行“与”操作，并将“与”的结果和有效信号寄存器输出信号为InputVldR1取“反”后的结果进行“或”操作的结果；缓冲区1的有效信号寄存器输出信号为InputVldR1，输入信号D来自于应答信号寄存器的输出信号rdy_r取“反”后与输入数据有效信号Invlid进行“与”操作，并将“与”的结果和输入选择寄存器的输出信号flag_i取“反”后的结果进行“与”操作的结果；输入信号EN来自于输出选择寄存器的输出信号flag_o取“反”后与输入信号ready_i进行“与”操作，并将“与”的结果和有效信号寄存器输出信号为InputVldR1取“反”后的结果进行“或”操作的结果；缓冲区2的数据寄存器输出信号为InDatR2，输入信号D为来自外部输入的数据InDat，输入信号EN来自于输出选择寄存器的输出信号flag_o与输入信号ready_i进行“与”操作，并将“与”的结果和有效信号寄存器输出信号为InputVldR2取“反”后的结果进行“或”操作的结果；缓冲区2的有效信号寄存器输出信号为InputVldR2，输入信号D来自于应答信号寄存器的输出信号rdy_r取“反”后与输入数据有效信号Invlid进行“与”操作，并将“与”的结果和输入选择寄存器的输出信号flag_i进行“与”操作的结果；输入信号EN来自于输出选择寄存器的输出信号flag_o与输入信号ready_i进行“与”操作，并将“与”的结果和有效信号寄存器输出信号为InputVldR2取“反”后的结果进行“或”操作的结果；有效信号选择器为一个二选一电路，输入信号分别为：InputVldR1和InputVldR2，输出信号为OutVlid，当flag_o为“0”时选择InputVldR1输出，当flag_o为“1”时选择InputVldR2输出；数据选择器为一个二选一电路，输入信号分别为：InDatR1和InDatR2，输出信号为OutDat，当flag_o为“0”时选择InDatR1输出，当flag_o为“1”时选择InDatR2输出；输入选择寄存器的输出信号为flag_i，将输出信号ready_o直接接到输入信号EN端，输入信号D为输出信号flag_i取“反”后的结果；输出选择寄存器的输出信号为flag_o，将输入信号ready_i直接接到输入信号EN端，输入信号D为输出信号flag_o取“反”后的结果；应答信号寄存器的输出信号为rdy_r,输入信号D为InputVldR1、InputVldR2、ready_i、和rdy_r取“反”rdy_r后与输入信号InVlid进行“与”操作的结果进行“与”操作的结果；输出信号ready_o是InputVldR1取“反”后的结果和InputVldR2取“反”后的结果进行“或”操作，并将“或”的结果与输入信号InVlid进行“与”操作，将“与”的结果与rdy_r进行“或”操作的结果。