[发明专利]一种基于CPLD技术的MVB总线数据解码及收集方法

摘要

本发明提供一种基于CPLD技术的MVB总线数据解码及收集方法，本发明遵循TCN标准规定，利用CPLD芯片对MVB总线数据解码，并将解码后的数据收集存储在FIFO(First Input First Output先进先出队列)芯片内。CPLD芯片内包括以下逻辑功能模块：数字信号滤波模块、起始位判断模块、位数据判断模块、主帧序列判断模块、从帧序列判断模块、串行数据转并行数据模块、帧数据结束判断模块、数据存储控制模块、数据错误判断模块。方法中加入数字信号滤波功能，提高了解码数据的准确性，实现了对MVB总线数据在线、实时解码和存储的功能。

主权项

1.一种基于CPLD技术的MVB总线数据解码及收集方法，其结构特征在于，包括：利用CPLD芯片实现本发明方法，其逻辑功能模块有：数字信号滤波模块、起始位判断模块、位数据判断模块、主帧序列判断模块、从帧序列判断模块、串行数据转并行数据模块、帧数据结束判断模块、数据存储控制模块、数据错误判断模块；所述数字信号滤波模块对TCN标准规定的1.5兆赫兹MVB总线信号进行采样、信号处理、总线信号还原；所述起始位判断模块按照TCN标准规定对MVB总线通讯数据起始位进行判断，同时触发解码操作；所述位数据判断模块按照TCN标准规定对位数据“0”、位数据“1”、位数据“NH”和位数据“NL”解码判断；所述主帧序列判断模块按照TCN标准规定对主帧数据开始定界符比较判断，触发主帧数据解码；所述从帧序列判断模块按照TCN标准规定对从帧数据开始定界符比较判断，触发从帧数据解码；所述串行数据转并行数据模块根据所述位数据判断模块，将每8位串行总线数据转换为并行数据；所述帧数据结束判断模块按照TCN标准规定，同时根据所述位数据判断模块对帧数据传输结束做出判断，并触发下一次数据传输监测操作；所述数据存储控制模块将所述串行数据转并行数据模块输出的并行数据，按照先进先出的原则存储到FIFO芯片中；所述数据错误判断模块按照TCN标准规定，并根据所述位数据判断模块、所述帧数据结束判断模块和从帧响应时间对MVB总线数据传输错误进行判断。