[发明专利]提供降低的数据线负载的非易失性存储设备有效
| 申请号： | 201810239110.1 | 申请日： | 2018-03-22 |
| 公开（公告）号： | CN108630254B | 公开（公告）日： | 2022-12-06 |
| 发明（设计）人： | 朴曾焕 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邵亚丽 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 根据本发明构思的一些实施例的非易失性存储设备可以包括：存储器单元阵列，经由第一多个位线连接到所述存储器单元阵列的第一页面缓冲器，以及经由第二多个位线连接到所述存储器单元阵列的第二页面缓冲器。第一页面缓冲器电路可以包括第一位线选择电路、第一位线截止电路和第一锁存器电路。第二页面缓冲器可以包括第二位线选择电路、第二位线截止电路和第二锁存器电路。第一和第二位线选择电路、第一和第二位线截止电路、以及第一和第二锁存器电路可以在远离所述存储器单元阵列的方向上依次布置。所述数据线的宽度可以大于所述位线的宽度。 | ||
| 搜索关键词： | 提供 降低 数据线 负载 非易失性 存储 设备 | ||
【主权项】：
1.一种非易失性存储设备，包括：存储器单元阵列；第一页面缓冲器，经由第一多个位线连接到所述存储器单元阵列，第一页面缓冲器包括连接到第一多个位线的第一位线选择电路，经由第一位线选择电路连接到第一多个位线的第一位线截止电路，和被配置为经由第一数据线输入和输出数据的第一锁存器电路；以及第二页面缓冲器，经由第二多个位线连接到所述存储器单元阵列，第二页面缓冲器包括连接到第二多个位线的第二位线选择电路，经由第二位线选择电路连接到第二多个位线的第二位线截止电路，以及被配置为经由第二数据线输入和输出数据的第二锁存器电路，其中第一位线选择电路和第二位线选择电路在基底的主表面的第一区域上，第一位线截止电路和第二位线截止电路在所述基底的主表面的第二区域上，并且第一锁存器电路和第二锁存器电路在所述基底的主表面的第三区域上，其中第一区域、第二区域和第三区域在远离所述存储器单元阵列的方向上依次布置在所述基底的主表面上，并且其中第一数据线的宽度和第二数据线的宽度各自大于第一多个位线中的每一个的宽度和所述第二多个位线中的每一个的宽度。
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