[发明专利]一种基于FPGA的可配置并行快速卷积核的结构在审
| 申请号： | 201810242673.6 | 申请日： | 2018-03-20 |
| 公开（公告）号： | CN108491929A | 公开（公告）日： | 2018-09-04 |
| 发明（设计）人： | 孙桂玲;王鹏霄;马方舒;郑祥雨 | 申请（专利权）人： | 南开大学 |
| 主分类号： | G06N3/06 | 分类号： | G06N3/06;G06N3/04 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 300350 天津市津南区同砚*** | 国省代码： | 天津;12 |
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| 摘要： | 本发明公开了一种基于FPGA的可配置并行快速卷积核的结构。该快速卷积核在硬件结构上主要由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器这五个寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。该快速卷积核可依据所选FPGA的硬件资源，由Verilog程序灵活配置上述五个寄存器，实现快速例化，多核协同进行并行卷积运算，以达到对大量的卷积运算进行硬件加速的目的。 | ||
| 搜索关键词： | 卷积核 宽度寄存器 寄存器 可配置 并行 长度寄存器 序号寄存器 并行卷积 卷积运算 列缓存器 灵活配置 硬件加速 硬件结构 硬件资源 乘法器 加法器 锁存器 多核 例化 锁存 运算 协同 | ||
【主权项】：
1.一种基于FPGA的可配置并行快速卷积核的结构，由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。
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