[发明专利]3D NAND检测结构及其形成方法有效
| 申请号： | 201810270774.4 | 申请日： | 2018-03-29 |
| 公开（公告）号： | CN108511358B | 公开（公告）日： | 2019-03-29 |
| 发明（设计）人： | 肖莉红;胡禺石;孙坚华;戴晓望;张勇;李思晢;沈淼;郭美澜;汤召辉;周玉婷 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L21/66 | 分类号： | H01L21/66 |
| 代理公司： | 上海盈盛知识产权代理事务所(普通合伙) 31294 | 代理人： | 董琳 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明涉及一种3D NAND测试结构及其形成方法，该形成方法包括：提供半导体衬底，半导体衬底表面形成有堆叠结构介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至半导体衬底表面的共源极沟槽；沿所述共源极沟槽去除所述牺牲层，在隔离层之间形成开口；形成填充满所述开口的控制栅极以及覆盖共源极沟槽侧壁与控制栅极连接的导电侧墙。上述方法形成的3D NAND测试结构通过共源极沟槽侧壁的导电侧墙，将所有控制栅极之间短路连接，从而仅通过与顶层控制栅连接的金属插塞就可以对所有存储单元进行测试。 | ||
| 搜索关键词： | 共源极 堆叠结构 核心区域 控制栅极 半导体衬底表面 测试结构 导电侧墙 沟槽侧壁 隔离层 介质层 牺牲层 开口 存储单元 短路连接 阶梯区域 金属插塞 控制栅 顶层 衬底 堆叠 覆盖 去除 半导体 测试 贯穿 检测 | ||
【主权项】：
1.一种3D NAND检测结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；去除所述牺牲层，在所述隔离层之间形成开口；形成填充满所述开口的控制栅极以及覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
