[发明专利]一种通用的准循环LDPC码编码器的FPGA实现方法及装置

摘要

本发明公开了一种通用的准循环LDPC码编码器的FPGA实现方法及装置，本发明通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码长、码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块并行度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消耗的资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢，全并行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编码电路的逻辑连接复杂的问题。

主权项

1.一种通用的准循环LDPC码编码器的FPGA实现方法，应用于准循环LDPC码编码，其特征在于，包括：步骤一、计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部分；步骤二、根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行度；步骤三、根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为c×b、深度为步骤四、对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；步骤五、按照步骤三对应存储循环子块的位置，从num个存储器中将循环子块的第一行取出后，分别送入相应的num×c个移位寄存器中，在时钟的驱动下，分别输入每串信息序列的第一位信息比特与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应的寄存器分别进行按位异或运算；步骤六、在下一个时钟到来时，循环右移所有的移位寄存器，将每串信息序列的第二位信息比特输入给部分并行编码模块，在时钟的驱动下该信息比特分别与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应寄存器分别进行按位异或运算，依次进行上述步骤，直到移位寄存器都移位到最后一个状态，即一个循环子块的所有值都在移位寄存器的循环移位中遍历；步骤七、当一个循环子块的所有值都在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器中，在时钟的驱动下，将对应的信息比特分别与对应的移位寄存器、寄存器进行步骤五、六类似的按位与和按位异或运算，直到移位寄存器都移位到最后一个状态，即一个循环子块的所有值都在移位寄存器的循环移位中遍历；步骤八、重复执行步骤七，直到存储器中的奇偶校验矩阵循环块第一行的数据都写入移位寄存器中，且每一子块的编码完成；步骤九、分别把寄存器中对应的num块运算数据分别进行按位异或运算，得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验比特，组成完整的校验序列；步骤十、将信息序列与校验序列进行拼接，组成经过LDPC码编码的完整码字，并经过并串转换后，串行输出编码后的码字。