[发明专利]一种基于FPGA实现脉冲均匀输出的方法及装置

摘要

本发明公开了一种基于FPGA实现脉冲均匀输出的方法及装置，涉及工业数控技术领域，以FPGA系统时钟为基准产生同步时钟，与CPU进行同步数据处理和多轴脉冲发送同步，本发明采用的方法通过CPU将脉冲串参数同步写入FPGA,并根据FPGA的系统时钟，通过预设的加法运算对多个脉冲串的脉冲输出进行处理，使FPGA的脉冲均匀输出，提高了输出脉冲的质量以及精度，相对于传统的除法运算，加法运算不会产生余数，降低脉冲输出的精度，同时加法运算减少了运算所需的时间，降低硬件资源消耗。

主权项

1.一种基于FPGA实现脉冲均匀输出的方法，其特征在于，包括步骤：步骤一、获取插补周期及FPGA的系统时钟信息；步骤二、根据插补周期同步时钟，读取脉冲串参数并获取所述脉冲串的初始相位值作为预设数值；步骤三、判断FPGA的系统时钟是否触发，若是，则获取所述插补周期内的所需发送的脉冲个数以对所述预设数值进行累加；步骤四、获取所述插补周期内输出脉冲的电平状态，判断所述电平状态是否为高电平，若是，执行步骤五，若否，则执行步骤六；步骤五、判断所述预设数值是否大于所述插补周期内系统时钟高电平所占个数，若是，则将所述输出脉冲翻转，改变为低电平状态输出并将所述预设数值与所述系统时钟高电平所占个数的差值作为所述预设数值的初始值，转至步骤三；步骤六、获取所述插补周期内系统时钟个数与所述插补周期内系统时钟高电平所占个数的差值作为第一差值，判断所述预设数值是否大于所述第一差值，若是，则将所述输出脉冲翻转，改变为高电平状态输出并将所述预设数值与所述第一差值的差值作为所述预设数值的初始值，转至步骤三。