[发明专利]用于形成互连的垂直沟道器件和半导体结构的方法有效
申请号: | 201810456409.2 | 申请日: | 2018-05-14 |
公开(公告)号: | CN108878365B | 公开(公告)日: | 2023-10-17 |
发明(设计)人: | J·博迈尔斯 | 申请(专利权)人: | IMEC非营利协会 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L27/092;H10B10/00 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 钱盛赟;杨洁 |
地址: | 比利*** | 国省代码: | 暂无信息 |
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摘要: | 根据本发明的概念的一方面,提供了一种用于在半导体结构上形成互连的垂直沟道器件的方法,该互连的垂直沟道器件包括从第一底电极区延伸的第一垂直沟道结构以及从第二底电极区延伸的第二垂直沟道结构,第一和第二垂直沟道结构从覆盖第一和第二底电极区的介电层突出,该方法包括:形成露出第一底电极区的第一孔洞以及露出第二底电极区的第二孔洞,第一和第二孔洞垂直延伸穿过介电层,以及在介电层上形成包括分立图案部分的集合的导电图,其中形成该导电图包括:形成第一图案部分,该第一图案部分包括包裹在第一垂直沟道结构的突出部周围的第一栅部、被布置在第二孔洞中的第一底电极接触部、以及在第一底电极接触部与第一栅部之间延伸的第一交叉耦合部,以及形成第二图案部分,该第二图案部分包括包裹在第二垂直沟道结构的突出部周围的第二栅部、被布置在第一孔洞中的第二底电极接触部、以及在第二底电极接触部与第二栅部之间延伸的第二交叉耦合部。 | ||
搜索关键词: | 用于 形成 互连 垂直 沟道 器件 半导体 结构 方法 | ||
【主权项】:
1.一种用于在半导体结构(100)上形成互连的垂直沟道器件的方法,所述互连的垂直沟道器件包括从第一底电极区(102)延伸的第一垂直沟道结构(111)以及从第二底电极区(104)延伸的第二垂直沟道结构(112),所述第一垂直沟道结构和所述第二垂直沟道结构(111、112)从覆盖所述第一底电极区和所述第二底电极区(102、104)的介电层(108)突出,所述方法包括:形成露出所述第一底电极区(102)的第一孔洞(120)以及露出所述第二底电极区(104)的第二孔洞(122),所述第一孔洞和所述第二孔洞(120、122)垂直延伸穿过所述介电层(108),形成包括至少一个导电层(124、126、128)的栅级导体(130),所述栅级导体(130)填充所述第一孔洞和所述第二孔洞(120、122)并嵌埋所述第一垂直沟道结构和所述第二垂直沟道结构(111、112)的突出部,以及在介电层(108)上形成包括分立图案部分(132、134)的集合的导电图(130’),其中形成所述导电图(130’)包括:形成第一图案部分(132),所述第一图案部分(132)包括包裹在所述第一垂直沟道结构(111)的突出部周围的第一栅部(132g)、被布置在所述第二孔洞(122)中的第一底电极接触部(132b)、以及在所述第一底电极接触部(132b)与所述第一栅部(132g)之间延伸的第一交叉耦合部(132x),以及形成第二图案部分(134),所述第二图案部分(134)包括包裹在所述第二垂直沟道结构(112)的突出部周围的第二栅部(134g)、被布置在所述第一孔洞(120)中的第二底电极接触部(134b)、以及在所述第二底电极接触部(134b)与所述第二栅部(134g)之间延伸的第二交叉耦合部(134x),其中形成所述导电图(130’)进一步包括在所述栅级导体(130)上方形成蚀刻掩模(140)以及在所述蚀刻掩模(140)露出的区域中蚀刻所述栅级导体(130),所述蚀刻掩模(140)包括用于限定所述第一图案部分(132)的第一分立掩模部分(142)以及用于限定所述第二图案部分(134)的第二分立掩模部分(144)。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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