[发明专利]一种进入芯片测试模式的电路及其控制方法有效
| 申请号： | 201810456967.9 | 申请日： | 2018-05-14 |
| 公开（公告）号： | CN108414924B | 公开（公告）日： | 2023-07-07 |
| 发明（设计）人： | 何再生 | 申请（专利权）人： | 珠海一微半导体股份有限公司 |
| 主分类号： | G01R31/3185 | 分类号： | G01R31/3185;G01R31/317 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 519000 广东省珠海*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明涉及一种进入芯片测试模式的电路及其控制方法，该电路包括一个上电复位逻辑模块和一个计数译码逻辑模块，通过复用现有的芯片引脚，设计了基于独热码计数的所述计数译码逻辑模块来进入并切换各种测试模式，节省了芯片的引脚资源，提高芯片的测试效率，且在驱动时钟跳变的情况下使芯片测试保持在扫描链测试模式下，有利于提高扫描链的测试覆盖率。 | ||
| 搜索关键词： | 一种 进入 芯片 测试 模式 电路 及其 控制 方法 | ||
【主权项】：
1.一种进入芯片测试模式的电路，属于待测芯片自身的一部分，该芯片包括一个复位输入端、一个测试模式使能输入端、一个测试模式指示信号输出端及一个芯片内部的上电复位信号端，其特征在于，所述电路包括：上电组合逻辑模块，用于接收所述测试模式使能输入端和所述上电复位信号端的信号来启动芯片测试模式，让计数译码逻辑模块开始工作；计数译码逻辑模块，用于使用所述复位输入端的信号控制进入不同的芯片测试模式，并将待测芯片固定在扫描链测试模式，使用测试模式指示信号输出端的信号确定芯片测试模式的状态，其中所述扫描链测试模式是一种芯片测试模式。
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