[发明专利]静态随机存储单元及其制作方法

摘要

本发明提供一种静态随机存储单元及其制作方法，上拉晶体管和下拉晶体管均采用L型栅；可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于8μm2)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力；并且本发明的静态随机存储单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。

主权项

1.一种静态随机存储单元，其特征在于，所述静态随机存储单元至少包括：第一PMOS上拉管、第二PMOS上拉管、第一NMOS下拉管、第二NMOS下拉管、第一NMOS存取管、第二NMOS存取管、第三NMOS存取管及第四NMOS存取管；其中，所述第一PMOS上拉管的栅极与所述第二PMOS上拉管的漏极相连，所述第一PMOS上拉管的漏极与所述第二PMOS上拉管的栅极相连，所述第一PMOS上拉管的源极和所述第二PMOS上拉管的源极均接高电平；所述第一NMOS下拉管的栅极与所述第二NMOS存取管的源极相连，所述第一NMOS下拉管的漏极与所述第一PMOS上拉管的漏极、所述第一NMOS存取管的源极相连，所述第二NMOS下拉管的栅极与所述第三NMOS存取管的源极相连，所述第二NMOS下拉管的漏极与所述第二PMOS上拉管的漏极、所述第四NMOS存取管的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平；所述第一NMOS存取管的源极与所述第三NMOS存取管的漏极相连，所述第一NMOS存取管的漏极连接存储单元的位线，所述第一NMOS存取管的源极与第一PMOS上拉管的漏极、第一NMOS下拉管的漏极相连构成第一存储节点，所述第一NMOS存取管的栅极和第二NMOS存取管的栅极均受字线控制；所述第四NMOS存取管的源极与所述第二NMOS存取管的漏极相连，所述第四NMOS存取管的漏极连接存储单元的反位线，所述第四NMOS存取管的源极与第二PMOS上拉管的漏极、第二NMOS下拉管的漏极相连构成第二存储节点，所述第三NMOS存取管的栅极和第四NMOS存取管的栅极均受字线控制。