[发明专利]一种异步FIFO读写控制电路及方法、可读存储介质及终端有效
| 申请号： | 201810628386.9 | 申请日： | 2018-06-19 |
| 公开（公告）号： | CN110618950B | 公开（公告）日： | 2023-02-17 |
| 发明（设计）人： | 王鹏;吴涛;高鹏 | 申请（专利权）人： | 中国科学院上海高等研究院;上海市信息技术研究中心 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 余明伟 |
| 地址： | 201210 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种异步FIFO读写控制电路，控制电路至少包括：FIFO存储器、第一时钟、第二时钟、第一逻辑链路、第二逻辑链路；FIFO存储器的写时钟域接入第一时钟，FIFO存储器的读时钟域接入第二时钟，且FIFO存储器的写指针接口与第一逻辑链路的第一端相连，第一逻辑链路的第二端与触发信号端相连，FIFO存储器的读指针接口与第二逻辑链路的第一端相连，第二逻辑链路的第二端与触发信号端相连；第一逻辑链路由第一数量个触发器串行组成，第二逻辑链路由第二数量个触发器串行组成，且第一逻辑链路比第二逻辑链路至少多两个触发器。应用本发明的实施例，能够精确控制读指针和写指针之间的延时时差，实现了FIFO存储器读写延时的最小化。 | ||
| 搜索关键词： | 一种 异步 fifo 读写 控制电路 方法 可读 存储 介质 终端 | ||
【主权项】：
1.一种异步FIFO读写控制电路，其特征在于，所述控制电路至少包括：FIFO存储器、第一时钟、第二时钟、第一逻辑链路、第二逻辑链路；/n所述FIFO存储器的写时钟域接入所述第一时钟，所述FIFO存储器的读时钟域接入所述第二时钟，且所述FIFO存储器的写指针接口与所述第一逻辑链路的第一端相连，所述第一逻辑链路的第二端与触发信号端相连，所述FIFO存储器的读指针接口与所述第二逻辑链路的第一端相连，所述第二逻辑链路的第二端与触发信号端相连；/n所述第一逻辑链路由第一数量个触发器串行组成，所述第二逻辑链路由第二数量个触发器串行组成，且所述第一逻辑链路比所述第二逻辑链路至少多两个触发器。/n
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