[发明专利]一种超高频时钟数据同步电路

摘要

本发明公开了一种超高频时钟数据同步电路，包括MOS管M145、M147～M153、M164～M165、反相器I90～I95、传输门TG1～TG2、缓冲器I0。本发明对于不同的单元采用同一个时钟，让数据和时钟经过传输门和锁存器，确保数据和时钟相位对齐，而且本采样电路结构简单，可以工作在高频状态下。

主权项

1.一种超高频时钟数据同步电路，其特征在于，包括MOS管M145、M147～M153、M164～M165、反相器I90～I95、传输门TG1～TG2、缓冲器I0；M145的源极接地，栅极与clk_90_o1连接，漏极分别与M148和M147的源极连接；M147的栅极与N87连接，漏极分别与M150和M151的源极连接；M151的栅极与DS270_n0连接，M150的栅极与DS270_p0连接；M148的栅极与N86连接，漏极分别与M149和M152的源极连接；M149的栅极与DS270_n1连接，M152的栅极与DS270_p1连接；M152和M150的漏极均和M153的源极、I90的接地极、I91的接地极连接；M153的栅极与clk_270_o1连接，M153的源极接地；M149的漏极与M165的漏极、I94的输入端、I91的输入端、I90的输出端连接；M151的漏极与M164的漏极、I95的输入端、I91的输出端、I90的输入端连接；I90的电源极、I91的电源极、M165的源极、M164的源极和Vdd连接；M165和M164的栅极均和Clk_270_o1连接；I94的输出端和TG1的输入端连接，TG1的输出端和I93的输出端和I92的输入端连接；TG1的两个栅极分别与Clk_270_o1和Clk_90_o1连接；I93的输入端与I92的输出端均与I0的输入端连接；I95的输出端和TG2的输入端连接，TG1的输出端和I0的输入端连接；TG2的两个栅极分别与Clk_270_o1和Clk_90_o1连接；DS270_n1和DS270_p1是一对差分输入信号；DS270_n0和DS270_p0是一对差分输入信号，且与DS270_n1和DS270_p1这对差分信号相位保持一致；N86和N87是一对差分输入信号；clk_90_o1和clk_270_o1是一对差分脉冲信号。