[发明专利]一种避免UDP协议丢包的电路结构及方法在审
| 申请号： | 201810686378.X | 申请日： | 2018-06-28 |
| 公开（公告）号： | CN109104379A | 公开（公告）日： | 2018-12-28 |
| 发明（设计）人： | 王培培;滕达;吴之光;杨君宝 | 申请（专利权）人： | 山东超越数控电子股份有限公司 |
| 主分类号： | H04L12/823 | 分类号： | H04L12/823;H04L12/861;H04L1/00;H04L29/06 |
| 代理公司： | 济南舜源专利事务所有限公司 37205 | 代理人： | 韩洪淼 |
| 地址： | 250101 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明涉及一种避免UDP协议丢包的电路结构及方法，包括FPGA模块，前置以太网接口模块，后置以太网接口模块以及DDR3缓存模块；FPGA模块内的UPD协议编码模块通过后置以太网接口模块连接到CPU端；FPGA模块内的UDP协议解析模块通过前置以太网接口模块连接到网络数据端；FGPA模块内的DDR3控制器接口连接到DDR3缓存模块。 | ||
| 搜索关键词： | 以太网接口模块 电路结构 缓存模块 丢包 后置 前置 控制器接口 解析模块 网络数据 协议编码 | ||
【主权项】：
1.一种避免UDP协议丢包的电路结构，其特征在于，包括FPGA模块，前置以太网接口模块，后置以太网接口模块以及DDR3缓存模块；FPGA模块内的UPD协议编码模块通过后置以太网接口模块连接到CPU端；FPGA模块内的UDP协议解析模块通过前置以太网接口模块连接到网络数据端；FGPA模块内的DDR3控制器接口连接到DDR3缓存模块。
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