[发明专利]三维半导体存储器件及其制造方法有效
| 申请号： | 201810762087.4 | 申请日： | 2018-07-11 |
| 公开（公告）号： | CN109326602B | 公开（公告）日： | 2023-09-12 |
| 发明（设计）人： | 黄盛珉;李东植;任峻成 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | H10B41/41 | 分类号： | H10B41/41;H10B41/20 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 倪斌 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。 | ||
| 搜索关键词： | 三维 半导体 存储 器件 及其 制造 方法 | ||
【主权项】：
1.一种三维半导体存储器件，包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述衬底的所述外围电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中，其中所述电极结构包括：下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层，其中所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层，其中所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠，其中所述第一下绝缘层包括第一绝缘材料，所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于三星电子株式会社，未经三星电子株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810762087.4/，转载请声明来源钻瓜专利网。
- 上一篇：半导体器件和制造方法
- 下一篇：三维存储器及其操作方法
