[发明专利]一种PRACH基带信号生成的实现结构及实现方法

摘要

本发明公开了一种PRACH基带信号生成的实现结构及实现方法，该结构为FPGA结构，包括DFT实现结构和IDFT实现结构，DFT实现结构包括包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，只读存储器ROM1、ROM2和ROM3的输入均为读地址；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，RAM、次ROM1和次ROM2的输入均为读地址。本发明DFT计算时充分利用ZC序列的特殊性，IDFT计算时充分利用其输入信号存在大量零值的特点，简化信号生成过程中DFT和IDFT的计算，进而简化整个信号生成过程。

主权项

1.一种PRACH基带信号生成的实现结构，该结构为现场可编程门阵列FPGA结构，包括DFT实现结构和IDFT实现结构，其特征在于，DFT实现结构包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；只读存储器ROM1、ROM2和ROM3的输入均为读地址；ROM1用于存储1/umodN_ZC的值，ROM2用于存储的值，ROM3用于存储X_u(0)的值，其中，u为ROM1的输入，N_ZC为ZC序列的长度，u＝1,2,3,...,N_ZC‑1，m＝0,1,2,...,N_ZC‑1；相位一索引号计算模块用于计算z(k)序列的相位索引号；相位二索引号计算模块的输入为计算前导时的时域偏移量C_v，用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，k＝0,1,2,...,N_ZC‑1；求模模块用于对N_ZC求模；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，次相位一索引号计算模块的输出端与次ROM1的输入端连接，次相位二索引号计算模块的输出端与次ROM2的输入端连接，次乘法器一的输入为使能模块的输出和次ROM1的输出，次乘法器一的输出端与IFFT运算模块的输入端连接，次乘法器二的输入为IFFT的输出和次ROM2的输出；RAM、次ROM1和次ROM2的输入均为读地址；使能模块中的计数器2表示0到NZC‑1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，NZC为ZC序列的长度；次ROM1用于存储的值，次ROM2用于存储的值，其中，N为IDFT的长度，N′为每个子IDFT的长度，N′＝2^c，a＝0,1,2,...,N‑1，b＝0,1,2,...,N′‑1；当N＝24576时，c＝10，当N＝4096时，c＝8；次相位一索引号计算模块用于计算复指数序列的相位索引号，次相位二索引号计算模块用于计算序列的相位索引号，其中，k＝0,1,2,...,N′‑1，p＝0,1,2,...,N/N′‑1，m＝0,1,2,...,N′‑1，N_CP为循环前缀点数，为资源块中随机接入前导的频域位置，K为随机接入前导与上行数据之间的子载波间隔差别，k₀为PRACH占用的RB起始位置；IFFT运算模块用于对次乘法器一的输出y_p(k)进行处理得到的值。