[发明专利]一种PRACH基带信号的IDFT实现结构及实现方法

摘要

本发明公开了一种PRACH基带信号的IDFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址。本发明充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。

主权项

1.一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，该结构为现场可编程门阵列FPGA结构，其特征在于，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址；使能模块中的计数器2表示0到NZC‑1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，NZC为ZC序列的长度；ROM1用于存储的值，ROM2用于存储的值，其中，N为IDFT的长度，N′为每个子IDFT的长度，N′＝2^c，a＝0,1,2,...,N‑1，b＝0,1,2,...,N′‑1；当N＝24576时，c＝10，当N＝4096时，c＝8；相位一索引号计算模块用于计算复指数序列的相位索引号，相位二索引号计算模块用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，k＝0,1,2,...,N′‑1，p＝0,1,2,...,N/N′‑1，m＝0,1,2,...,N′‑1，N_CP为循环前缀点数，为资源块中随机接入前导的频域位置，K为随机接入前导与上行数据之间的子载波间隔差别，k₀为PRACH占用的RB起始位置；IFFT运算模块用于对乘法器一的输出y_p(k)进行处理得到的值。