[发明专利]一种多FPGA的多通道采集系统存储同步方法

摘要

本发明公开了一种多FPGA的多通道采集系统存储同步方法，利用FPGA之间的互联线建立FPGA之间的互联关系，根据触发源选择FPGA主从触发属性，通过主控FPGA同步采集从FPGA写使能、数字触发精准定位，数字触发定位值同步实现多FPGA多通道采集系统下的存储读写同步。

主权项

1.一种多FPGA的多通道采集系统存储同步方法，其特征在于，包括以下步骤：(1)、多通道采集系统的FIFO写使能同步主控FPGA在每次采集开始时由1：N驱动向N个从FPGA发送数据采集复位信号Data_acqusition_reset，使各个FPGA完成采集系统复位，复位结束后开启FIFO写使能；(2)、多通道采集系统的触发同步(2.1)、FPGA的主从触发属性选择利用FPGA的三态门IOBUF，将主从信号放置在同一FPGA引脚上，再根据触发源的设置，选择FPGA的主从触发属性：当三态门的控制端T为低电平时，FPGA的IO口作为输入口，即FPGA从管脚接收信号，此时FPGA为从触发FPGA；当三态门的控制端T为高电平时，FPGA的IO口状态为输出，即从FPGA向外部输出信号，此时为FPGA为主触发FPGA；(2.2)、模拟触发同步将模拟触发信号输入至主控FPGA，主控FPGA再通过1：N驱动将模拟触发信号驱动为N路的触发信号，并发送送给给N个从FPGA，作为各自的触发信号；(2.3)、利用触发点完成并行数据的数字触发(2.3.1)、设置数字触发的双触发电平TrigerCompareVoltagemin和TrigerCompareVoltagemax，两个电平之间的差值大小代表不同的触发灵敏度；(2.3.2)、当FIFO存满预触发深度后，开启FIFO的读使能，使各个FIFO处于边读边写的状态，等待触发信号；(2.3.3)、确定并行数据的精确触发点对M路并行数据D0‑DM‑1延迟一个数据时钟sclk，得到延迟后的数据D0_DELAY～DM‑1_DELAY，其中，sclk为FPGA的系统时钟；以上升沿触发有效，当模拟触发信号到来时，如果D0_DELAY,…，D2n_DELAY,…,DM‑2_DELAY均小于TrigerCompareVoltagemin，且D0_DELAY…＜D2n_DELAY＜…＜DM‑2_DELAY，n为正整数，则认为M路并行采样数据具有上升趋势，开启触发定位使能DATA_CMP_EN；将D0_DELAY，D1_DELAY，…DM‑1_DELAY分别与TrigerCompareVoltagemax进行比较，找出D0_DELAY，D1_DELAY，…DM‑1_DELAY中大于TrigerCompareVoltagemax的第一个采样点Dn_DELAY记为精确的触发点，作为主触发FPGA的数字触发定位值n，此时关闭FIFO读使能，使FIF处于只写不读的状态，完成一次数字触发；(2.4)、触发点同步(2.4.1)、读使能的同步将主触发FPGA的读使能由1：N驱动发送给各个从触发FPGA；(2.4.2)、触发点定位同步根据主触发FPGA的数字触发定位值n产生一个宽度为n×sclk的脉冲信号，其中T_sclk为主FPGA系统时钟周期，主控FPGA将脉冲信号由1：N驱动发送给各从触发FPGA，从触发FPGA接收到脉冲信号后，用各自的系统时钟sclk_i对脉冲长度进行计数所得到的计数值作为主触发通道的精确定位值，各从FPGA根据主触发FPGA的数字触发定位值进行丢点处理，实现触发点同步；(3)、固定相位差消除将信号源输出信号经过功分器后，用两根完全等长的同轴线接入采集系统的两个通道中，调节软件中的丢点数，使两个通道波形完全重合，即完成两个通道间相位差的校正，然后以第一个通道为基准，依次校准各个通道，从而消除固定的相位差，最终到达多通道采集系统存储同步。