[发明专利]LDPC根据闪存组件错误率调变核编译码速率的方法有效
| 申请号： | 201811247400.7 | 申请日： | 2018-10-24 |
| 公开（公告）号： | CN109379087B | 公开（公告）日： | 2022-03-29 |
| 发明（设计）人： | 陈育鸣;李庭育;洪振洲;魏智汎 | 申请（专利权）人： | 江苏华存电子科技有限公司 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 226300 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种LDPC根据闪存组件错误率调变核编译码速率的方法，包括以下步骤：步骤一：在主控芯片内部的低密度奇偶校验纠错控制器内配置多组不同运算矩阵与运算序列；步骤二：利用系统软件程序或硬件自动管理执行和检查码字译码信号；步骤三：依照实际运作状况，配合数据组件控制器运作挑选对应的矩阵来做运算，在错误位数低的需求下使用行权重低的矩阵，在错误位数高的需求下使用行权重高的矩阵，该发明配置多组不同行权重的矩阵储存空间，配上有效监测读取数据错误率的单元以适时检测数据错误率，或者根据不同区间设定与组件配置，调用不同运算矩阵与运算序列，达到有效利用主控端产生与校验核的工作效能之效用。 | ||
| 搜索关键词： | ldpc 根据 闪存 组件 错误率 调变核编 译码 速率 方法 | ||
【主权项】：
1.一种LDPC根据闪存组件错误率调变核编译码速率的方法，其特征在于：包括以下步骤：步骤一：在主控芯片内部的低密度奇偶校验控制器内配置多组不同运算矩阵与运算序列；步骤二：利用系统软件程序或硬件自动管理执行和检查码字译码信号；步骤三：依照实际运作状况，配合数据组件控制器运作挑选对应的矩阵来做运算，在错误位数低的需求下使用行权重低的矩阵，在错误位高的需求下使用行权重高的矩阵。
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