[发明专利]一种应用于锁相环频率综合器的高速宽带除法链

摘要

本发明属于数字电路领域，具体提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限，满足基于毫米波的5G通信芯片的时钟频率要求。

主权项

1.一种应用于锁相环频率综合器的高速宽带除法链，包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器，其中，输入时钟信号输入RLEHS 2/3分频器时钟输入端，依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号；其特征在于：所述RLEHS 2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端F_in，第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器端作为分频器的输出端F_out，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Mod_in、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；所述LDP 2/3分频器由第三D触发器1021、第四D触发器1022、第二2输入与门1023、第三2输入与门1024及2输入与非门1025构成，其中，第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端F_in，第三D触发器端和2输入与非门的输出端分别连接所述第二2输入与门的两个输入端、第二2输入与门的输出端连接第三D触发器的D端，第三D触发器端作为分频器的输出端F_out，第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Mod_in、第三2输入与门的输出端连接第四D触发器的D端，第四D触发器的端悬空，第四D触发器的Q端连接所述2输入与非门的一个输入端，2输入与非门的另一个输入端作为分频比数字控制信号输入端P；所述第四D触发器1022为TSPC D触发器，所述TSPC D触发器中引出分频器的内部控制信号输出端Modout。