[发明专利]块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列有效
| 申请号： | 201811307938.2 | 申请日： | 2018-11-05 |
| 公开（公告）号： | CN109542799B | 公开（公告）日： | 2023-03-28 |
| 发明（设计）人： | 吴洋;许莉;贾红;程显志;陈维新;韦嶔 | 申请（专利权）人： | 西安智多晶微电子有限公司 |
| 主分类号： | G06F12/02 | 分类号： | G06F12/02 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 刘长春 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据第一数据深度选取待处理数据地址的判断位的位数和取值；根据判断位的位数确定RAM区的数量，并使RAM块平均分配到每个RAM区中；根据判断位的取值将待处理数据地址发送到对应的RAM区中。本发明的方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。 | ||
| 搜索关键词： | 存储器 拼接 方法 模块 存储 装置 现场 可编程 门阵列 | ||
【主权项】：
1.一种块存储器拼接方法，其特征在于，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于西安智多晶微电子有限公司，未经西安智多晶微电子有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811307938.2/，转载请声明来源钻瓜专利网。
