[发明专利]块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列有效
| 申请号： | 201811308535.X | 申请日： | 2018-11-05 |
| 公开（公告）号： | CN109545256B | 公开（公告）日： | 2020-11-10 |
| 发明（设计）人： | 张东晓;许莉;贾红;程显志;陈维新;韦嶔 | 申请（专利权）人： | 西安智多晶微电子有限公司 |
| 主分类号： | G11C8/12 | 分类号： | G11C8/12;G11C8/06;G11C7/10 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 刘长春 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；判断所述第一数据位宽与RAM块数据位宽是否满足预设条件，若是，则按照第一规则将所述待处理数据地址存储在所述RAM块中；若否，则按照第二规则将所述待处理数据地址存储在所述RAM块中。本发明通过根据对待处理数据的位宽、深度等特征，计算得到需要拼接的RAM块数量，然后根据本发明提供的具体规则进行分配，让每个RAM块的数据存储及读写分散开，以避免当数据位宽较大的时候，某些RAM块使用很频繁，某些RAM块使用次数少的问题，将使用较为频繁的位均匀的分到多个RAM块上，从而提升运行速度。 | ||
| 搜索关键词： | 存储器 拼接 方法 模块 存储 装置 现场 可编程 门阵列 | ||
【主权项】：
1.一种块存储器拼接方法，其特征在于，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；判断所述第一数据位宽与RAM块数据位宽是否满足预设条件，若是，则按照第一规则将所述待处理数据地址存储在所述RAM块中；若否，则按照第二规则将所述待处理数据地址存储在所述RAM块中。
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