[发明专利]一种基于Cortex-M3处理器的专用SoC存储器布局方法在审
| 申请号： | 201811314736.0 | 申请日： | 2018-11-06 |
| 公开（公告）号： | CN109684657A | 公开（公告）日： | 2019-04-26 |
| 发明（设计）人： | 姜仿权;王忆文;邓强;徐波;徐云龙 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种基于Cortex‑M3处理的SoC存储器布局方法。Cortex‑M3处理器与传统ARM处理器有很大差别，有ICode、DCode、System三条总线接口。根据其特点，设计了合理的SoC存储器布局。其中，硬件上SoC存储器布局设计主要包括：Code bus上ROM；Code bus上Flash；Code bus上SRAM；System bus上SRAM，软件上对应的时分散加载文件设计。Code bus上的SRAM可以使CM3从SRAM中而不是Flash中取指令，因此基于宏力0.13um Eflash工艺流片情况下，可使专用SoC系统达到最大性能。 | ||
| 搜索关键词： | 存储器布局 处理器 分散加载文件 总线接口 最大性能 工艺流 取指令 | ||
【主权项】：
1.一种基于Cortex‑M3处理器的专用SoC存储器布局方法，其特征在于：基于宏力0.13um Eflash工艺流片情况下，对于使用Cortex‑M3处理器的专用SoC来讲，根据Cortex‑M3处理器总线特点，通过在SoC硬件上设计合理的存储器布局，在软件上设置对应的分散加载文件，可以使专用SoC系统达到最好的性能；所述的存储器布局方法主要包括：硬件上SoC存储器布局设计，软件上对应的分散加载文件设计；其中，硬件上SoC存储器布局设计主要包括：Code bus上ROM；Code bus上Flash；Code bus上SRAM；System bus上SRAM。
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